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高効率 DDR 終端レギュレータ: ETEK ET51200 による DDR4 メモリ電力の最適化
2026/08/14 最新のダブル データ レート (DDR) メモリ システム向けの電源管理アーキテクチャを設計するには、厳密な電圧調整と迅速な動的応答が必要です。高速 DDR3、DDR3L、および DDR4 メモリ バス全体で信号の整合性を維持するには、理想的な DDR 終端レギュレータを選択することが重要です。メモリ バス信号は Stub Series Terminated Logic (SSTL) を利用するため、VTT 終端レールは高周波双方向過渡電流をシンクおよびソースしながら、メモリ コア電圧のちょうど半分を追跡する必要があります。
スペースに制約のある電子システムにおけるこれらの厳しい電圧許容要件に対処するために、ETEK Micro は、低入力電圧、低ノイズ、高速過渡アプリケーション向けに特別に設計された高度に統合された 2A シンクおよびソース DDR 終端レギュレータ LDO である ET51200 を発表しました。
DDR VTT バス終端要件について
高速 DDR メモリ バスは、高周波伝送ライン全体での信号反射を防ぐためにアクティブ終端に依存しています。電流を負荷に供給するだけの標準的なリニア電圧レギュレータとは異なり、専用の DDR 終端レギュレータは、ロジック信号が High または Low に駆動されているかどうかに応じて、電流を動的にシンクおよびソースする必要があります。
標準 LDO が失敗する理由 DDR VTT アプリケーション:
従来の LDO レギュレータは単方向であり、電流を負荷に押し込むことしかできません。論理遷移状態中、DDR メモリ信号は電流を VTT 電源に押し戻します。標準的な LDO はレギュレーションを失い、電圧スパイクを引き起こし、メモリ ビット エラーやシステム クラッシュを引き起こします。 ET51200 のような特殊な DDR 終端レギュレータは、±2A の急速な電流遷移下でも厳しいレギュレーションを維持します。
DDR VTT 電源レールの主な動作基準は次のとおりです。
– 正確な電圧追跡: レギュレータは、温度と負荷の変動全体にわたる基準電圧の変化を正確に追跡する必要があります。
– 対称シンクおよびソース機能: +2A までの電流をシームレスにプッシュアップし、-2A までプルダウンする機能。
– 高速負荷過渡応答: 最小限の外部セラミック容量を使用して、高周波数クロック サイクルから即座に回復します。
ETEK ET51200 LDO の主な技術的特徴
ET51200 は、DDR、DDR2、DDR3、DDR3L、低電力 DDR3、および DDR4 メモリ アーキテクチャの厳しい VTT 終端要件を満たすように設計されています。その機能セットがメモリ消費電力設計をどのように向上させるかは次のとおりです。
1.熱放散を低減するために最適化されたデュアルレールアーキテクチャ
ET51200 は、制御バイアス レール (VIN: 2.5V または 3.3V) を主電源入力レール (VLDOIN: 1.1V ～ 3.5V) から分離します。メイン メモリ レール (DDR4 の場合は 1.2V など) から VLDOIN を直接供給することにより、内部消費電力がシングル レール リニア レギュレータに比べて大幅に削減され、高密度の PCB レイアウトでの過剰な熱が回避されます。
2. ±2Aのピークシンクおよびソース出力電流
ドロップアウト補償を内蔵した ET51200 は、堅牢な連続出力とピーク ±2A のシンク/ソース出力機能を提供します。これにより、産業用 PC、ネットワーキング スイッチ、サーバー モジュール、および組み込みコンピューティング ボードにおける大量のメモリ アクセスが急増した場合でも、安定した動作が保証されます。
3.最小限のMLCCコンデンサによる超高速過渡応答
スペースに制約のある設計では、ET51200 の過渡アーキテクチャから大きなメリットが得られます。合計 20μF の出力容量のみで優れた負荷過渡安定性を実現します (通常、3 つの 10μF 多層セラミック コンデンサ (MLCC) で満たされます)。
4.リモートセンシングとバッファ付きリファレンス出力
専用のリモート センシング ピン (VOSNS ピン 5) を備えた ET51200 は、メモリ負荷の電圧を直接監視し、PCB トレースの寄生抵抗を効果的に補償します。さらに、その REFOUT ピン (ピン 6) は、低ノイズの ±10mA バッファ付きリファレンス出力 (VTTREF) を提供し、メモリ コントローラのリファレンス入力に供給します。
5.包括的なシステム制御と保護
– PGOOD パワーインジケーター: システム リセットまたは電源シーケンスの出力電圧レギュレーションを監視するためのオープンドレイン信号。
– EN / S3 状態管理: S3 (Suspend-to-RAM) 省電力モード中の迅速な VTT 放電を有効にします。
– 統合された安全対策: ソフトスタート、低電圧ロックアウト(UVLO)、過電流制限(OCL)、サーマルシャットダウン(TSD)を内蔵。
– 熱強化パッケージ: コンパクトな DFN10 (3mm*3mm) パッケージで、定格は -40°C ～ +85°C で、露出した底部サーマル パッドを備えています。
ET51200 DDR4 の標準的なアプリケーション回路
標準の DDR4 実装では、メモリ電源 VDDQ は 1.2V です。抵抗分圧器を VDDQ から REFIN ピンに接続することにより、ET51200 は 0.6V の VTT 電圧と、一致するバッファ付き VTTREF 出力を正確に生成します。
よくある質問 (FAQ)
Q1: DDR 終端レギュレータとは何ですか?なぜ必要ですか?
DDR 終端レギュレータは、DDR メモリ バスに VTT 電圧レールを供給する特殊なリニア電圧レギュレータです。信号の反射を吸収し、高速信号の完全性を維持するために、VTT を VDDQ のちょうど半分に維持しながら、電流をアクティブにシンクおよびソースする必要があります。
Q2: ET51200 は、DDR4 メモリ システムでどのように電流をシンクおよびソースしますか?
ET51200 は、最大 ±2A の双方向電流フローが可能なプッシュプル電力段を備えています。ハイロジック状態中にメモリ信号線が電流を VTT に押し込むと、内部シンクトランジスタが電流を吸収します。低論理状態中にラインが電流を引き込むと、ソーストランジスタがシームレスに電流を供給します。
Q3: ET51200 は S3 サスペンド モードでの省電力をどのようにサポートしますか?
ET51200 には、システム SLP_S3 信号にリンクされたイネーブル (EN) ピンが統合されています。 S3 のサスペンドから RAM ステートの間、EN ピンは出力を無効にし、VTT レールをアクティブに放電して、メイン メモリの内容を維持しながらスタンバイ電力消費を最小限に抑えます。
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